Комментарии 18
Блин, а я хотел на следующем FPGA стриме с ней поработать. Опять не успел.
А зачем для адресной ленты ПЛИС? Есть пара хороших проектов с адресной лентой на ардуино.
Для меня интересна тема работы с Tang Nano, от начала до например частотомера.
Ну светодиодная лента это всегда красиво и душа отдыхает на таких проектах. Проекты на работе с гигабитными сердесами, ддрами, эзернетами, цосом просто надоедают. Хочется чего-то простого и в тоже время необычного. радующее глаза.

Разумеется лента только часть проекта, там будут физичиски неклонируемые функции, микроблейзы и что-нибудь еще.

Да и стримы заточены на FPGA разработчиков, так что с ардуино — это не к нам
А зачем для адресной ленты ПЛИС?

Любопытства для, полагаю. :)
Для меня интересна тема работы с Tang Nano, от начала до например частотомера.

Тоже получил на днях, хочу поиграться с ней :)
Заголовок спойлера


И вместе с ней получил плату на более серьезном Anlogic, тоже интересно. Только документацию не найти нормальную…
Мы на одном из стримов разбирали GoWin, нам дали отладку на совсем, могу тебе дать погонять на пару месяцев DK-START-GW1NS2
Всем привет! Подскажите, пожалуйста, какой-нибудь ресурс (канал на ХАБРЕ, ютубе, сайт) по ПЛИС, где освещенны тонкости написания «кода» на VHDL прям с нуля, а не набор статей, которые рассчитанны на подготовленного человека. Спасибо
Хорошо сделано) а есть что-то похожее по Verilog или SV? Я бы на работе ребятам подогнал для обучения, да и сам иногда поглядывал)
еще на Али есть платы Tang Nano с GW1N-1(1152 LUT, 864 триггера)

И там же есть платы с Tang Primer c EG4S20 (23520 LUT, интегрированная 64 Mbit SDRAM) :) Но чуть подороже — от 17 до 43 долларов, в зависимости от комплектации.
Ну как правило хорошего тона, что-бы избежать неявного поведения при симуляции.
Ну, у Вас явно прописан асинхронный сброс для этих регистров, так что никакого неявного поведения не будет, если в тестбенче прописать сигнал nResetIN. А потенциальный источник противоречия — странное правило хорошего тона, по-моему.
Ну ничего не могу утверждать, т.к. профессионально на verilog ничего не пишу. Где-то читал что желательно описывать initial блок. Видел в чужом коде, что регистры сбрасывались через сброс и в initial были описаны их начальные состояния. Ну а так — да, избыточно.

Спасибо. Сделаю на новый год детям.
Чудесная музыка, кстати.

Только полноправные пользователи могут оставлять комментарии. Войдите, пожалуйста.