Комментарии 5
О, отлично. Давно пора выбросить параллельную шину, а контроллер памяти интегрировать непосредственно в саму память.
Не совсем понятно зачем выбрали такую систему адресации. 34 бита, 6 из которых игнорируются. И неясно зачем заморачиваться с Banks и Vaults. Внутри всё равно есть контроллер, который может пересчитать логический адрес в адресное пространство чипов памяти. При гранулярности в 16 байт, используя 32-х битный логический адрес можно было адресовать 512Гб на чип. Думаю, этого более чем достаточно.
Не знаете, почему было принято именно такое решение для способа адресации?
Не совсем понятно зачем выбрали такую систему адресации. 34 бита, 6 из которых игнорируются. И неясно зачем заморачиваться с Banks и Vaults. Внутри всё равно есть контроллер, который может пересчитать логический адрес в адресное пространство чипов памяти. При гранулярности в 16 байт, используя 32-х битный логический адрес можно было адресовать 512Гб на чип. Думаю, этого более чем достаточно.
Не знаете, почему было принято именно такое решение для способа адресации?
0
Ситуация ровно та же, что и в DDR4 памяти: каждый банк имеет свои линии чтения, имеющие ограниченную разрядность в параллельном виде. Для получения максимальной пропускной способности пользователь памяти должен чередовать операции с разными банками. Пользователь лучше знает, как разложить информацию в памяти, чтобы задействовать её по максимуму, и при этом не держать активированными (потребляющими энергию) ненужные в данный момент банки памяти.
0
Интересно сравнить латентность памяти с классической.
0
Давно пора перейти на память встраиваемую в процессор/графический процессор. Для обычного проца хватит 4г встроенной и внешняя с существенно разными задержками обращения.
0
Не подскажите, какая задержка у данной памяти? Спасибо!
0
Зарегистрируйтесь на Хабре , чтобы оставить комментарий
Гибридный куб памяти (HMC): что это такое и как его подключить к FPGA