Я не специалист в детской психологии и поведении, но видно же что девочка со спутником мало что понимает из того что говорит. Да и часть проектов выглядит так как будто за них все сделали родители чтобы выйграть конкурс. Ну или это просто моя зависть.
Очень странно соотносить Verilog / HDL с языками программирования. Человек с таким основным пунктом в резюме — это скорее инженер с более глубокой базой нежели обычный программист, к сожалению уровень зп в России не отражает данную действительность.
Удивлен почему до сих пор не было неичего подобного под опенвпн, Достаточно удобная вещь для бытовых целей, осталось убедиться что твои сертификатики не отправляет куда не нужно)
Это до предела упрощенная модель компьютера имеющая конечное число состояний, которая жертвует всеми особенностями компьютеров такие как ОЗУ, постоянная память, устройства ввода-вывода и процессорными ядрами
Все вышеперечисленное тоже вполне себе может быть конечным автоматом.
Перепечатывать статьи из журнала компоненты и технологии за 2016-2017 год я так понимаю без какой либо редактуры на хабр это норма? А как же кросспостинг там модерация все дела?
Почему так сложно? Хабр это не научный журнал, можно было все куда проще изложить, читать мягко говоря затруднительно.
Потом
Интерфейс STI поддерживает три типа адресных пространств:
Пространство портов ввода-вывода IO Space.
Пространство памяти (или памяти данных) Memory Space.
Пространство памяти программ (для архитектур процессоров с раздельной памятью программ и данных) Programm Memory Space.
ИМХО. Абсолютно бесмысленная условность, нагрузка на разделение адресных пространств должна оставаться в комутаторе, а делить програмные данные, память и системные регистры за счет п бесполезной дополнительной логики в каждом агенте и дополнительных битов в командном сигнале того не стоит.
В целом вы изобрели abma/wishbone интерфейс. Выглядит как имортозамещение ради импортозамещения и публикации. Хотел бы взгялнуть на людей которые перейдут на это по своей воле.
Безусловно резон в том что бэкенд который отвечает за генирацию может иметь в себе ошибки. И смысл в формальной верификации есть, но тем неменее очень мало людей сейчас пишут на plain verilog без задействия самописных генераторов и прочих надстроек, ведь там тоже есть вероятность ошибок. Вот что ответил один из контрибуторов chisel по этому поводу stackoverflow.com/questions/49800826/chisel-firrtl-verilog-backend-proof-of-work
И еще вопрос где больше риск словить ту мистическую ошибку которая словиться на одной из поздних стадий.
Об этом не стоит волноваться, т.к. все допустимые конструкции в chisel имеют достаточно однозначную интерпритацию в verilog. И даже если теоретически представить, что такое произошло, то скорей всего это выдаст багу на стадии компиляции/линт и сдц проверок/верификации/синтеза того-же rtl и вы обязательно обратите внимание на тот кусок кода который повлек за собой нежелательное поведение. Я в свою очередь не сталкивался с некоректностью сгенеренного verilog, только лишь с тем что некоторые конструкции в chisel первращались не в те которые я ожидал.
Chisel гарантирует синтезируемый rtl(баги конечно же никто не исключал, но их достаточно быстро фиксят после репорта). Зачем вам формально верефицировать Сhisel? Вы верефицируете сгенеренный им rtl и впоследствии netlist, Встречая какие-то ошибки поправляете Chisel. В этом плане процесс верификации никак не отличается от стандартного флоу.
По крайней мере за те 12 лет
Не удивительно, ведь chisel получил полноценный релиз с документацией только в этом году. И при всем этом он еще далек от совершенства. Самое главное что он развивается. Имхо видеть в chisel что-то только для академической среды, при всем его очевидном потенциале в корне не верно. По поводу компаний в Росии знаю 2 крупные, и 2 работающие с fpga. Но учитывая количество их целом, то для России это уже много.
Chisel это не замена verilog, а просто тул для удобства управления им, и упразднения неудобных макросов скриптов генерации и всех прочих самописных надстроек от каждого разработчика. Почитайте доку и туториал там достаточно занятно даже для того чтобы просто поиграться.
Конечным результатом будет Verilog RTL (в нечитаемом виде, только исходники на Chisel читаемы)
Это не верное утверждение, сгенеренный verilog в полне себе читаем, имена wire-ов и регистров в чизеле сохраняются в верилоге, а комбинационная логика генерится через переменные по типу _T_1 = a & b, _T_2 = _T_1 | c и т.д. Так что сравнивать его с нетлистом некорректно. К тому-же большинство тулов симуляции позволяют развернуть вполне себе наглядный схематик. На первый взгляд может показаться что дебаг усложняется. Но на практике все не так страшно. И дело меняется кардинально если доходит до отладки чужого rtl кода. Если он был сгенерен chisel — ом отлаживать его намного легче если человек писал бы на Verilog.
Chisel — это скала, он генерит verilog. Элобарация, симуляция, верификация происходит непосредственно со сгенеренным verilog кодом. Так что вопрос поддержки EDA я не совсем понял.
К тому же, если поинтересоваться тулчейном у разработчиков rtl будь то Verilog, SVerilog или VHDL, в 90% случаях вы встретите самописные скрипты на Питоне, тикле, яваскрипте и еще чем угодно, которые решают те или иные задачи, такие как генерация по заданым параметрам, подключение шин и т.п. Даже если взять покупные IP ядра у крупных вендоров, большинство поставляется с генераторами или даже целими тулами для генерации.
вы много вакансий видели где требуется знание chisel
На данный момент таких вакансий нет. Так-же как и достовернных данных о том, сколько компаний использую Chisel на данный момент. Это утверждение дано из личных наблюдений.
Код, конечно же никто вам не покажет) Но могу сказать что на данный момент есть несколько крупных айпи написанных на чизеле(в том числе и мной), которые используются в реальных проектах на продакшн. В целом, достаточно много.
1. Chisel — полная ерунда, никому не советую тратить время.
Наверное поэтому, меторами этого проекта выступают Intel, Google, Nvidia и другие мэйджоры индустрии. А также, его разработкой занимаются люди из института Беркли, из подразделения ARC которое в свое время и разработала архитектуру risc v.
Прежде чем что-то писать и кому-то советовать, не пытались для начала разобраться в теме?)
Chisel же, в свою очередь, является прекрасным инструментом для разработки глубоко параметризируемой цифровой логики. Если вы студет, безусловно, нужно, прежде чем браться за Chisel, добиться глубокого понимания Verilog.
Уже сейчас Сhisel используется во множестве компаний разрабатывающих ASIC, в будующем же думаю Chisel и ему подобные инструменты распространятся повсеместно.
Так и ради чего такие старания?
Все вышеперечисленное тоже вполне себе может быть конечным автоматом.
Потом
ИМХО. Абсолютно бесмысленная условность, нагрузка на разделение адресных пространств должна оставаться в комутаторе, а делить програмные данные, память и системные регистры за счет п бесполезной дополнительной логики в каждом агенте и дополнительных битов в командном сигнале того не стоит.
В целом вы изобрели abma/wishbone интерфейс. Выглядит как имортозамещение ради импортозамещения и публикации. Хотел бы взгялнуть на людей которые перейдут на это по своей воле.
stackoverflow.com/questions/49800826/chisel-firrtl-verilog-backend-proof-of-work
И еще вопрос где больше риск словить ту мистическую ошибку которая словиться на одной из поздних стадий.
Не удивительно, ведь chisel получил полноценный релиз с документацией только в этом году. И при всем этом он еще далек от совершенства. Самое главное что он развивается. Имхо видеть в chisel что-то только для академической среды, при всем его очевидном потенциале в корне не верно. По поводу компаний в Росии знаю 2 крупные, и 2 работающие с fpga. Но учитывая количество их целом, то для России это уже много.
Chisel это не замена verilog, а просто тул для удобства управления им, и упразднения неудобных макросов скриптов генерации и всех прочих самописных надстроек от каждого разработчика. Почитайте доку и туториал там достаточно занятно даже для того чтобы просто поиграться.
Это не верное утверждение, сгенеренный verilog в полне себе читаем, имена wire-ов и регистров в чизеле сохраняются в верилоге, а комбинационная логика генерится через переменные по типу _T_1 = a & b, _T_2 = _T_1 | c и т.д. Так что сравнивать его с нетлистом некорректно. К тому-же большинство тулов симуляции позволяют развернуть вполне себе наглядный схематик. На первый взгляд может показаться что дебаг усложняется. Но на практике все не так страшно. И дело меняется кардинально если доходит до отладки чужого rtl кода. Если он был сгенерен chisel — ом отлаживать его намного легче если человек писал бы на Verilog.
Chisel — это скала, он генерит verilog. Элобарация, симуляция, верификация происходит непосредственно со сгенеренным verilog кодом. Так что вопрос поддержки EDA я не совсем понял.
К тому же, если поинтересоваться тулчейном у разработчиков rtl будь то Verilog, SVerilog или VHDL, в 90% случаях вы встретите самописные скрипты на Питоне, тикле, яваскрипте и еще чем угодно, которые решают те или иные задачи, такие как генерация по заданым параметрам, подключение шин и т.п. Даже если взять покупные IP ядра у крупных вендоров, большинство поставляется с генераторами или даже целими тулами для генерации.
На данный момент таких вакансий нет. Так-же как и достовернных данных о том, сколько компаний использую Chisel на данный момент. Это утверждение дано из личных наблюдений.
Наверное поэтому, меторами этого проекта выступают Intel, Google, Nvidia и другие мэйджоры индустрии. А также, его разработкой занимаются люди из института Беркли, из подразделения ARC которое в свое время и разработала архитектуру risc v.
Прежде чем что-то писать и кому-то советовать, не пытались для начала разобраться в теме?)
Chisel же, в свою очередь, является прекрасным инструментом для разработки глубоко параметризируемой цифровой логики. Если вы студет, безусловно, нужно, прежде чем браться за Chisel, добиться глубокого понимания Verilog.
Уже сейчас Сhisel используется во множестве компаний разрабатывающих ASIC, в будующем же думаю Chisel и ему подобные инструменты распространятся повсеместно.