Обзор одной российской RTOS, часть 5. Первое приложение

	// Настроим ножку PA2 на выход ШИМа
	GPIOA->MODER = (2<<(2*2));
	GPIOA->AFR[0] = (1<<(2*4));
	
	// На скорую руку настроим таймер
	RCC->APB1ENR |=  RCC_APB1ENR_TIM2EN;
	TIM2->PSC = 0;
	TIM2->ARR = 1000;
	TIM2->CCR3 = 500;
	TIM2->CCMR2 |= TIM_CCMR2_OC3M_2 | TIM_CCMR2_OC3M_1;
	TIM2->CCER |= TIM_CCER_CC3E;
	TIM2->CR2 = 0;
	TIM2->CR1 = TIM_CR1_CEN;

Получаем 84 КГц
При том, что

	RCC_ClkInitStruct.AHBCLKDivider = RCC_SYSCLK_DIV1;
	RCC_ClkInitStruct.APB1CLKDivider = RCC_HCLK_DIV4;
	RCC_ClkInitStruct.APB2CLKDivider = RCC_HCLK_DIV2;

Согласно описанию STM32F4, если делитель APB не равен одному, то частота на таймеры удваивается. Получем (168/4)*2 = 84. Дальше делитель таймера 1000, итого 84 КГц. Тут всё верно.

Так что проблема работы с GPIO не в настройке PLL. Где-то ещё возникает деление на два. Потому что 21*4 = 28 * 3 = 84. Всё работает на 84 МГц. Можно было бы сказать, что перед нами такт на выборку и такт на запись, но все книжки говорят про Гарвардскую архитектуру…

В общем, в тексте моего руководства, вроде, особых ляпов больше нет, я там убрал неверное утверждение. Но задачку Вы задали интересную. Если разберусь, то напишу.

А ларчик просто открывался. Ну, или почти просто…

8.2 GPIO main features
…
• Fast toggle capable of changing every two clock cycles

Запись в GPIO у STM32F4 требует двух тактов. Тогда понятно, что в описании команды STR срабатывает оговорка:

STR Rx,[Ry,#imm] is always one cycle. This is because the address generation is performed in the initial cycle, and the data store is performed at the same time as the next instruction is executing. If the store is to the write buffer, and the write buffer is full or not enabled, the next instruction is delayed until the store can complete. If the store is not to the write buffer, for example to the Code segment, and that transaction stalls, the impact on timing is only felt if another load or store operation is executed before completion.

Почему «почти просто » — команда NOP не должна исполняться два такта. Но спишем это на какие-то особенности, вытекающие из выше сказанного, с учётом гарвардской архитектуры. Тем более, что реально скважность не строго 50%, как выяснилось при снижении частоты шины (я много экспериментировал сейчас). Тем не менее — кажущиеся глобальные странности разрешены. И они не относятся ни к проблемам ОС, ни к проблемам повествования. Просто я нашёл ссылки на официальные документы, говорящие, что это — совершенно нормальное поведение программы. Теперь можно спать спокойно.

Вообще, эти ARMы всех запутать хотят. Перечитал процитированное ранее. Не очень убедительно. Но ниже они пишут

•Other instructions cannot be pipelined after STR with register offset. STR can only be pipelined when it follows an LDR, but nothing can be pipelined after the store. Even a stalled STR normally only takes two cycles, because of the write buffer.

И в другой таблице — чётко пишут, что 2 цикла и всё тут.

Все описания касаются именно Cortex M4. То есть, обсуждаемой архитектуры.

Нет, не могу уснуть. Провел ещё одно исследование, которое несколько подмывает официальные документы, но зато никак не противоречит моему основному трактату. Итак. Чтобы сделать красивые фронты на моём осциллографе, делим частоту на 16. 168000000/16=10500000, один такт примерно 95.2 нс.

Переписываем программу вот так

	while (true)
	{
		GPIOE->BSRR = (1<<nBit);
		GPIOE->BSRR = (1<<(nBit+16));
		GPIOE->BSRR = (1<<nBit);
		GPIOE->BSRR = (1<<(nBit+16));
		GPIOE->BSRR = (1<<nBit);
		GPIOE->BSRR = (1<<(nBit+16));
		GPIOE->BSRR = (1<<nBit);
		GPIOE->BSRR = (1<<(nBit+16));
		GPIOE->BSRR = (1<<nBit);
		GPIOE->BSRR = (1<<(nBit+16));
		GPIOE->BSRR = (1<<nBit);
		GPIOE->BSRR = (1<<(nBit+16));
		GPIOE->BSRR = (1<<nBit);
		GPIOE->BSRR = (1<<(nBit+16));
		GPIOE->BSRR = (1<<nBit);
		GPIOE->BSRR = (1<<(nBit+16));
	}

Получаем вот такие импульсы



Один, один, один такт на состояние! Чушь какая-то!
Тем не менее, видны вот такие чёткие пачки



у которых провал равен пяти тактам. Один такт на состояние и четыре — на ветвление. В целом, не противоречит документу, где сказано 1+P, P зависит от Pipeline, и может быть до трёх. То есть, 1+3 = 4. Оставляем один переброс на итерацию, провал как был, так и есть пять тактов



Получаем одно подтверждение (ветвление 4 такта) и одно противоречие (GPIO работает за один такт). Возвращаем частоту на 168 МГц



1 такт равен 5.95 нс. У нас явно два такта! Два, два, два! А поменяна только частота. Вернее, делитель частоты. И ничего больше. В нуле находится 5 тактов. Я измерял на более крутом стационарном осциллографе.

Получается, что запись идёт 2 такта, но если буфер занят (две записи подряд) — ждём, если свободен (после записи идёт ветвление) — продолжаем работать. Но всё это — только на предельной частоте.

В общем, спишем это всё на то, что система как-то определяет, что работает на высокой частоте и добавляет лишний такт при записи в порт. Иного объяснения я не вижу. Возможно, это касается только отдельных чипов, так как я уже ловил несоответствие моего F429 более новым. Там DWT по умолчанию по-разному настроен, знаменитая ошибка с приёмом младшего бита в SPI по-разному проявляется/не проявляется. Может и тут что-то такое.

Но как видим, это — практическое поведение чипа, а не грубый ляп в моём повествовании. Надеюсь.