Comments 9
Для первой картинки выбран отличный чип с большой историей. Лишь едва не заставший Тутанхамона ;)
Очень любопытный девайс этот Versal, правда информации пока не очень много. Здесь уже пытаются считать его производительность в связке с DeePhi.
Было бы интересно узнать, как Xilinx реализует планирование вычислительных ресурсов в рамках этого девайса или какие возможности планирования предоставит пользователям. В частности, что и как будет загружать данными набор из VLIW ядер и выгружать обработанные данные на нужных скоростях. Там какой-то суперкрутой компилятор-синтезатор или может что-то динамическое в железе реализовано или гибрид и того и другого?
Было бы интересно узнать, как Xilinx реализует планирование вычислительных ресурсов в рамках этого девайса или какие возможности планирования предоставит пользователям. В частности, что и как будет загружать данными набор из VLIW ядер и выгружать обработанные данные на нужных скоростях. Там какой-то суперкрутой компилятор-синтезатор или может что-то динамическое в железе реализовано или гибрид и того и другого?
Программирование FPGA на C, C++ и Питоне… Кажется, я отстал от жизни и уже ничего не понимаю. Кто-нибудь может пояснить, как C++ можно подружить с FPGA как-то иначе, чем сначала развести на матрице классический последовательный вычислитель, а потом уже скормить ему результат компиляции сишного исходника (т.е. по сути спустив в унитаз главную фишку FPGA)?
HLS же, High Level Synthesis. Генерит rtl из C\C++ кода, разворачивает циклы или создаёт логику для итераций, делает конвейера, планирует регистры и их загрузку, реализует арифметику на dsp tile-ах и т.д. и т.п. По сути реализует логику алгоритма в железе. Правда пока считается, что делает это чуть хуже матёрого специалиста-человека.
Новая микросхема [Versal]… использует сразу несколько вычислительных блоков… процессоры, сопроцессоры, интегральные схемы ASIC и FPGA.
Прошу прощения за дилетантский вопрос: а жучки и бэкдоры уже встроены?
Что больше на маркетинговую шумиху больше похоже ИИ, 5G…, блок-чейн забыли.
По сути получается что имеем классическую FPGA +ARM ядра+плюс пару специализированных VLIW и DSP модулей. Подобные гетерогенные чипы уже давно есть что у Xilinx, что у Intel/Altera, например Zinq, Cyclone 5 либо старшие семейства.
Ну а 5G тут вообще выглядит странно. ПЛИС от маленьких до больших давно и вполне успешно трудятся в различных системах связи (свичи, SDR часть БС и тд) и понятное дело будут востребованы для систем 5го поколения.
По сути получается что имеем классическую FPGA +ARM ядра+плюс пару специализированных VLIW и DSP модулей. Подобные гетерогенные чипы уже давно есть что у Xilinx, что у Intel/Altera, например Zinq, Cyclone 5 либо старшие семейства.
Ну а 5G тут вообще выглядит странно. ПЛИС от маленьких до больших давно и вполне успешно трудятся в различных системах связи (свичи, SDR часть БС и тд) и понятное дело будут востребованы для систем 5го поколения.
Не в курсе по Альтере, но у Xilinx точно ещё такого не было. В Zynq пару армов и плисина на кристалле, насчет пары DSP вы утрируете, их там скорее несколько сотен. А в версале на борту кроме армов и собственно плис с тысячами DSP-слайсов ещё и сотни процессорных VLIW-ядер.
Ну сотнями и тысячами ДСП модулей не удивишь, например у той же Arria intel® Arria® 10 Product Table (cм. Hardened single-precision floating-point multiplers)
А в отстальном пожалуй вы правы. Еще раз пересмотрел ДШ versal overview.pdf.
Вроде как сотен «мальньких» процессоров на одном FPGA чипе никто раньше не делал.
А в отстальном пожалуй вы правы. Еще раз пересмотрел ДШ versal overview.pdf.
Вроде как сотен «мальньких» процессоров на одном FPGA чипе никто раньше не делал.
Sign up to leave a comment.
Программируемые вентильные матрицы: чем они помогут сетям 5G